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ADuC7060
TIMING SPECIFICATIONS
I 2 C Timing
Table 2. I 2 C Timing in Standard Mode (100 kHz)
Slave
Master
Parameter
t L
t H
t SHD
t DSU
t DHD
Description
SCLOCK low pulse width 1
SCLOCK high pulse width 1
Start condition hold time
Data setup time
Data hold time
Min
4.7
4.0
4.0
250
0
Max
3.45
Typ
Unit
μs
ns
μs
ns
μs
t RSU
t PSU
t BUF
t R
t F
Setup time for repeated start
Stop condition setup time
Bus-free time between a stop condition and a start condition
Rise time for both CLOCK and SDATA
Fall time for both CLOCK and SDATA
4.7
4.0
4.7
1
300
μs
μs
μs
μs
ns
1
t HCLK depends on the clock divider or CD bits in PLLCON MMR. t HCLK = t UCLK /2 CD .
t BUF
t R
SDATA (I/O)
MSB
LSB
ACK
MSB
t PSU
t DSU
t SHD
t DHD
t H
t DSU
t RSU
t DHD
t F
t R
SCLK (I)
P S
STOP START
CONDITION CONDITION
1
2–7
t L
8
9
S(R)
REPEATED
START
t F
1
Figure 2. I 2 C Compatible Interface Timing
Rev. 0 | Page 9 of 100
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